Intel anunció cambios en su arquitectura para CPU, GPU e IPU

Intel dio a conocer los detalles sobre dos nuevas arquitecturas de núcleo eficiente, la primera arquitectura híbrida de rendimiento de Intel, con nombre código “Alder Lake”.

Además, el programador de carga de trabajo inteligente llamada Intel Thread Director; “Sapphire Rapids”, el procesador escalable Intel Xeon de próxima generación para el centro de datos; unidades de procesamiento de infraestructura; y las próximas arquitecturas gráficas, incluida la microarquitectura Xe HPG y Xe HPC y los sistemas en chip (SoC, por sus siglas en inglés) Alchemist y Ponte Vecchio.

Estas nuevas arquitecturas impulsarán los siguientes productos de alto rendimiento y establecerán las bases para la próxima era de innovación de Intel destinada a satisfacer la creciente demanda mundial de potencia computacional.

Para destacar la importancia del avance arquitectónico para satisfacer esta demanda, Raja Koduri dijo: “La arquitectura es una alquimia de hardware y software. Combina los mejores transistores para un determinado motor, los conecta mediante un embalaje avanzado, integra cachés de gran ancho de banda y bajo consumo de energía, y los equipa con memorias de gran capacidad y ancho de banda y con interconexiones escalables de baja latencia para clusters de computación híbridos en un paquete, al tiempo que garantiza que todo el software se acelere sin problemas. … Los avances que hemos dado a conocer hoy demuestran cómo la arquitectura satisfará la aplastante demanda de mayor rendimiento computacional a medida que las cargas de trabajo, desde las computadoras hasta el centro de datos, sean más grandes, más complejas y diversas que nunca”.

Núcleo x86

Núcleo eficiente

La nueva microarquitectura de núcleo eficiente de Intel, cuyo nombre en código era “Gracemont”, está diseñada para la eficiencia del rendimiento, lo que permite un rendimiento escalable de múltiples hilos para la multitarea moderna. Se trata de la microarquitectura x86 más eficiente de Intel, con un agresivo objetivo de área de silicio para que las cargas de trabajo multinúcleo puedan escalarse con el número de núcleos. También ofrece una amplia gama de frecuencias. La microarquitectura y el esfuerzo de diseño centrado permiten que núcleo eficiente funcione a bajo voltaje para reducir el consumo general de energía, al tiempo que crea el margen de maniobra para operar a frecuencias más altas. Esto permite a núcleo eficiente aumentar el rendimiento para cargas de trabajo más exigentes.

El núcleo eficiente utiliza una variedad de avances técnicos para priorizar las cargas de trabajo sin desperdiciar la potencia de procesamiento y para mejorar directamente el rendimiento con funciones de mejora de instrucción por ciclo (IPC), que incluyen:

• Caché de destino de 5,000 ramas de entrada que da como resultado una predicción de rama más precisa
• Caché de instrucciones de 64 kilobytes para mantener cerca las instrucciones útiles sin gastar energía del subsistema de memoria
• El primer decodificador de longitud de instrucciones bajo demanda de Intel que genera información previa a la decodificación
• Decodificador desordenado agrupado de Intel que permite decodificar hasta 6 instrucciones por ciclo mientras se mantiene la eficiencia energética
• Funciones de seguridad sólidas que son compatibles con la tecnología de aplicación de flujo de control de Intel y la protección de redireccionamiento de la tecnología de virtualización de Intel
• La implementación de la AVX ISA, junto con nuevas extensiones para soportar operaciones de inteligencia artificial (AI) de números enteros.

En comparación con el núcleo de CPU Skylake, la microarquitectura de unidad de procesamiento central (CPU) más prolífica de Intel, en el rendimiento de un solo hilo, el núcleo eficiente logra un 40% más de rendimiento con la misma energía y ofrece el mismo rendimiento consumiendo menos del 40% de la energía1. En cuanto al comportamiento de rendimiento, cuatro núcleos eficientes ofrecen un 80% más de rendimiento al consumir menos energía que dos núcleos Skylake ejecutando cuatro hilos o el mismo comportamiento de rendimiento consumiendo un 80% menos de energía.

Núcleo de rendimiento

La nueva microarquitectura de los núcleos de rendimiento de Intel, cuyo nombre código era “Golden Cove”, está diseñada para ser más rápida y supera los límites de la baja latencia y el rendimiento de las aplicaciones de un solo hilo. Las cargas de trabajo crecen a través de la huella de código y exigen más capacidades de ejecución. Los conjuntos de datos también crecen de manera masiva junto con los requisitos de ancho de banda de datos. La nueva microarquitectura de núcleos de rendimiento de Intel proporciona un aumento significativo del rendimiento de propósito general y un mejor soporte para las aplicaciones de la huella de código.

El núcleo de rendimiento presenta una arquitectura más amplia, profunda e inteligente:

• Más amplia: con seis decodificadores (más de los cuatro anteriores), caché de 8µop (más de los seis anteriores), seis asignaciones (más de las cinco anteriores) y 12 puertos de ejecución (más de los 10 anteriores)
• Mayormente profunda: Archivos de registro físico más grandes y búfer de reordenamiento más profundo con 512 entradas
• Más inteligente: Mejor precisión de predicción de rama, latencia eficaz reducida de nivel 1, optimizaciones de ancho de banda predictivas de escritura completa en nivel 2

El núcleo de rendimiento es el núcleo de CPU de mayor rendimiento jamás construido por Intel y supera los límites de baja latencia y rendimiento de aplicaciones de un solo hilo con:

• Una mejora de aproximadamente un 19% de Geomean en una amplia gama de cargas de trabajo con respecto a la arquitectura actual del procesador Intel Core de 11^a generación (Cypress Cove) en ISO frecuencia para el rendimiento de general
• Exposición para tener más paralelismo y un aumento en el paralelismo de ejecución
• Intel® Advanced Matrix Extensions, el avance de aceleración de IA integrado de próxima generación, para obtener una inferencia de aprendizaje profunda y rendimiento de entrenamiento. Incluye hardware dedicado y una nueva arquitectura de conjunto de instrucciones para realizar operaciones de multiplicación de matrices significativamente más rápido
• Latencia reducida y mayor compatibilidad con aplicaciones de grandes datos y grandes huellas de código

Usuario final

SoC para cliente de Alder Lake

La arquitectura para cliente de próxima generación de Intel, cuyo nombre código es “Alder Lake”, es la primera arquitectura híbrida de rendimiento de Intel, que por primera vez integra dos tipos de núcleos: un núcleo de rendimiento y un núcleo eficiente, para lograr un rendimiento importante en todos los tipos de carga de trabajo. Alder Lake se basa en el proceso Intel 7 y es compatible con la memoria más reciente y las E/S más rápida.

Alder Lake ofrecerá un rendimiento increíble que se adapta para ser compatibles con todos los segmentos de clientes, desde laptops ultraportátiles hasta computadoras de escritorio comerciales y para entusiastas, aprovechando una arquitectura SoC única y altamente escalable con tres puntos clave de diseño:

• Una computadora de escritorio de máximo rendimiento, con dos chips y socket, con un desempeño de liderazgo, eficiencia energética, memoria y E/S
• Un paquete móvil de matriz de rejilla de bolas (BGA, por sus siglas en inglés) de alto rendimiento que agrega imágenes, gráficos Xe más grandes y conectividad Thunderbolt
• Un paquete delgado, de baja potencia y alta densidad con E/S y uso de energía optimizadas

El desafío de construir una arquitectura tan escalable como Alder Lake es satisfacer las increíbles demandas de ancho de banda de los agentes informáticos y de E/S sin comprometer la energía. Para resolver este desafío, Intel diseñó tres tejidos independientes, cada uno con heurísticas en tiempo real basadas en la demanda:

• El tejido de cómputo puede admitir hasta 1000 gigabytes por segundo (GB/s), que son 100 GB/s por núcleo o por clúster y conecta los núcleos y gráficos a la memoria mediante el caché de último nivel
  • Cuenta con un alto rango de frecuencia dinámica y es capaz de seleccionar dinámicamente la ruta de datos para la latencia frente a la optimización del ancho de banda, en función de las cargas de tejido reales
  • Ajusta dinámicamente la política de caché de último nivel, inclusiva o no inclusiva, según la utilización
• El tejido de E/S admite hasta 64 GB/s, conecta los diferentes tipos de E/S y los dispositivos internos y puede cambiar la velocidad de manera uniforme y sin interferir con el funcionamiento normal del dispositivo, seleccionando la velocidad de la estructura para que coincida con la cantidad requerida de transferencia de datos
• El tejido de la memoria puede brindar hasta 204 GB/s de datos y escala dinámicamente el ancho y la velocidad de su bus que es compatible con múltiples puntos operativos para un ancho de banda alto, baja latencia o potencia

Intel Thread Director

Para que los núcleos de rendimiento y los núcleos eficientes funcionen a la perfección con el sistema operativo, Intel desarrolló una tecnología de programación mejorada llamada Intel Thread Director. Integrado directamente en el hardware, Thread Director brinda telemetría de bajo nivel del estado del núcleo y la combinación de instrucciones del hilo, lo que permite que el sistema operativo coloque el hilo correcto en el núcleo correcto en el momento adecuado. Thread Director es dinámico y adaptable, ya que ajusta las decisiones de programación a las necesidades de cómputo en tiempo real en lugar de un enfoque sencillo y estático basado en reglas.

Tradicionalmente, el sistema operativo tomaba decisiones basadas en estadísticas limitadas disponibles, como tareas en primer plano y en segundo plano. Thread Director agrega una nueva dimensión al:

• Usar telemetría de hardware para dirigir los hilos que requieren un mayor rendimiento para el núcleo de rendimiento adecuado en el momento

• Monitorear la combinación de instrucciones, el estado del núcleo y otra telemetría de microarquitectura relevante a un nivel granular, lo que ayuda al sistema operativo a tomar decisiones de programación más inteligentes
• Optimizar Intel Thread Director para obtener el mejor rendimiento para Windows 11 mediante la colaboración con Microsoft
• Ampliar la interfaz de programación de aplicaciones (API, por sus siglas en inglés) PowerThrottling, que permite a los desarrolladores especificar explícitamente atributos de calidad de servicio para sus hilos
• Aplicar una nueva clasificación EcoQoS que informa al programador si el hilo prefiere la eficiencia energética (dichos hilos se programan en núcleo eficiente)

Microarquitectura X e HPG y SoCs Alchemist

Xe HPG es una nueva microarquitectura de gráficos discretos diseñada para escalar al rendimiento de clase entusiasta para cargas de trabajo de juegos y de creación. La microarquitectura Xe HPG impulsa la familia de SoC Alchemist y los primeros productos relacionados saldrán al mercado en el primer trimestre de 2022 bajo la marca Intel Arc. La microarquitectura Xe HPG presenta un nuevo núcleo Xe, un elemento escalable, programable y enfocado en la computación.

La hoja de ruta de gráficos de cliente incluye los SoCs Alchemist (anteriormente conocido como DG2) Battlemage, Celestial y Druid. Durante la presentación en Intel Architecture Day, Intel brindó detalles de la microarquitectura y compartió demostraciones ejecutadas en un SoCs Alchemist de preproducción, donde se mostró un juego real, una prueba de estado de Unreal Engine 5 y una nueva tecnología de súper muestreo basada en aprendizaje automático llamada XeSS.

Los SoCs Alchemist, basados en la microarquitectura Xe HPG, están diseñados para ofrecer una gran escalabilidad y eficiencia informática con características arquitectónicas clave:

• Hasta ocho rebanadas de representación con función fija diseñada para DirectX 12 Ultimate
• Nuevos núcleos Xe con 16 motores vectoriales y 16 motores de matriz (conocidos como XMX – Xe Matrix eXtensions), caché y memoria local compartida
• Nuevas unidades de Ray Tracing compatibles con DirectX Raytracing (DXR) y Vulkan Ray Tracing
• Elevación de frecuencia de 1.5x y mejora de rendimiento/vatio de 1.5x en comparación con la microarquitectura Xe LP a través de una combinación de arquitectura, diseño lógico, diseño de circuitos, tecnología de procesos y optimizaciones de software
• Fabricado en el nodo de proceso N6 de TSMC

Un aspecto fundamental de los esfuerzos gráficos de Intel es un enfoque centrado en el software:

• La arquitectura Xe está diseñada en estrecha colaboración con los desarrolladores para alinearla con las normas de la industria
• La primera GPU para Gaming de alto rendimiento de Intel prioriza el rendimiento y la calidad a través de un diseño de controlador que abarca productos gráficos integrados y discretos en una base de código unificada
• Intel concluyó la modificación de la arquitectura de los componentes del controlador de gráficos centrales, específicamente el administrador de memoria y el compilador, lo que resulta en un rendimiento mejorado para los títulos vinculados a la CPU en un 15% (y hasta en un 80%) y tiempos de carga de juegos mejorados hasta un 25%.

XeSS

XeSS aprovecha la aceleración XMX AI incorporada de Alchemist para ofrecer una nueva tecnología de mejora que habilita imágenes de alto rendimiento y alta fidelidad. Utiliza el Deep Learning para sintetizar imágenes que están muy cerca de la calidad del renderizado nativo de alta resolución. Con XeSS, los juegos que solo se podrían reproducir con configuraciones de menor calidad o resoluciones más bajas pueden ejecutarse sin problemas con configuraciones y resoluciones de mayor calidad.

• XeSS funciona al reconstruir detalles de subpíxeles a partir de píxeles contiguos y marcos anteriores compensados por movimiento
• La reconstrucción se realiza mediante una red de inteligencia artificial entrenada para ofrecer un alto rendimiento y una gran calidad, con un aumento de rendimiento de hasta 2x XeSS ofrece súper muestreo basado en IA en un amplio conjunto de hardware, incluidos gráficos integrados, al aprovechar el conjunto de instrucciones DP4a
• Muchos de los desarrolladores de juegos pioneros trabajan con XeSS, y el SDK para obtener la versión inicial de XMX estará disponible para los ISV este mes, aunque la versión DP4a estará disponible hasta finales de este año

Centro de datos Intel

Procesador escalable Intel Xeon de próxima generación (nombre código “Sapphire Rapids”) Sapphire Rapids representa el mayor avance de la plataforma de centro de datos de Intel. El procesador ofrece un rendimiento computacional importante en usos de centros de datos dinámicos y cada vez más exigentes y está optimizado para la carga de trabajo para ofrecer un alto rendimiento en modelos computacionales elásticos como la nube, los microservicios y la inteligencia artificial.

En el centro de Sapphire Rapids se encuentra una arquitectura de SoC modular en mosaico que aprovecha la tecnología de empaquetado de puente de interconexión multi-die (EMIB) de Intel para ofrecer una escalabilidad significativa al tiempo que mantiene los beneficios de una interfaz de CPU monolítica. Sapphire Rapids ofrece una sola arquitectura de acceso a memoria unificada y equilibrada, en la que cada hilo tiene acceso total a todos los recursos en todos los mosaicos, incluidos los cachés, la memoria y las E/S. El resultado es una baja latencia constante y un alto ancho de banda de sección transversal en todo el SoC.

Sapphire Rapids se basa en la tecnología de proceso Intel 7 y cuenta con la nueva microarquitectura del núcleo de rendimiento de Intel, la cual está diseñada para ser más rápida y supera los límites del rendimiento de aplicaciones de baja latencia y de un solo hilo.

Asimismo, Sapphire Rapids ofrece la gama más amplia de aceleradores relevantes para centros de datos de la industria, incluida la nueva arquitectura de conjunto de instrucciones y la IP integrada para aumentar el rendimiento en la gama más amplia de cargas de trabajo y usos de los clientes. Los nuevos motores de aceleración incorporados incluyen:

• Intel Accelerator Interfacing Architecture (AIA): admite envío, sincronización y señalización eficientes a aceleradores y dispositivos
• Intel Advanced Matrix Extensions (AMX): un nuevo motor de aceleración de cargas de trabajo introducido en Sapphire Rapids que ofrece una aceleración masiva del procesamiento tensorial al centro de los algoritmos de aprendizaje profundo. Puede brindar un aumento de las capacidades computacionales con operaciones 2K INT8 y 1K BFP16 por ciclo. Utilizando el primer silicio de Sapphire Rapids, las micro comparaciones optimizadas de multiplicación de matrices internas se ejecutan más de 7 veces más rápido utilizando las nuevas extensiones del conjunto de instrucciones Intel AMX en comparación con una versión de esta micro comparación que utiliza las instrucciones Intel AVX-512 VNNI, lo que proporciona un aumento sustancial del rendimiento en las cargas de trabajo de IA tanto para el entrenamiento como para la inferencia.
• Acelerador de transmisión de datos de Intel (DSA): diseñado para descargar las tareas de movimiento de datos más comunes que causan la sobrecarga que se observa en las implementaciones a escala de centros de datos. El DSA de Intel mejora el procesamiento de estas tareas generales para ofrecer un mayor rendimiento general de la carga de trabajo y puede mover datos entre la CPU, la memoria y las cachés, así como toda la memoria, el almacenamiento y los dispositivos de red conectados

Estos avances arquitectónicos permiten a Sapphire Rapids ofrecer un excelente rendimiento listo para usar la gama más amplia de cargas de trabajo y modelos de implementación en la nube, el centro de datos, la red y Edge inteligente. El procesador está diseñado para impulsar las transiciones tecnológicas de la industria con memoria avanzada y E/S de próxima generación, incluidas las tecnologías PCIe 5.0, CXL 1.1, DDR5 y HBM.

Unidad de procesamiento de infraestructura (IPU)

La IPU es un dispositivo de red programable diseñado para permitir a los proveedores de servicios de comunicación y en la nube reducir la sobrecarga y liberar el rendimiento de las CPUs.

La arquitectura de Intel basada en IPU tiene varias ventajas importantes:

• La sólida separación de las funciones de infraestructura y la carga de trabajo de los usuarios permite a los usuarios tomar el control total de la CPU
• El operador de la nube puede descargar las tareas de infraestructura a la IPU maximizando la utilización e ingresos de CPU
• Las IPU pueden administrar el tráfico de almacenamiento, lo que reduce la latencia y a la vez, utiliza la capacidad de almacenamiento de manera eficiente a través de una arquitectura de servidor sin disco. Con una IPU, los clientes pueden utilizar mejor los recursos con una solución segura, programable y estable que les permita equilibrar el procesamiento y el almacenamiento

Dado que Intel reconoce que no todos requieren lo mismo, ofreció un análisis más profundo de su arquitectura de IPU y presentó a los siguientes nuevos integrantes de la familia de IPU, todos diseñados para abordar la complejidad de los centros de datos diversos y dispersos.

Mount Evans es la primera IPU ASIC de Intel. Mount Evans ha sido diseñado y desarrollado de la mano de un proveedor de servicios en la nube superior e integra los aprendizajes de varias generaciones de FPGA SmartNIC.

• Preparado para hiperescala, ofrece descarga de virtualización de almacenamiento y redes de alto rendimiento y a la vez, mantiene un alto nivel de control
• Ofrece el mejor motor de procesamiento de paquetes programable de su clase que permite casos de uso como contrafuegos y enrutamiento virtual
• Implementa una interfaz de almacenamiento NVMe acelerada por hardware escalada de la tecnología Intel Optane para emular dispositivos NVMe
• Implementa aceleración de compresión y criptografía avanzada aprovechando la tecnología de asistencia rápida de alto rendimiento de Intel
• Se puede programar mediante el uso de ambientes de software existentes y comúnmente implementados, incluidos DPDK, SPDK y la canalización se puede configurar utilizando el lenguaje de programación P4 iniciado por la División Barefoot Switch de Intel

Oak Springs Canyon es una plataforma de referencia de IPU construida con Intel Xeon-D and the Intel Agilex FPGA, la FPGA líder en la industria en potencia, eficiencia y rendimiento para:

• Funciones de descargas de virtualización de red como Open Virtual Switch (OVS) y funciones de almacenamiento como NVMe en lugar de Fabric y RoCE v2, y ofrece un bloque de cifrado reforzado que proporciona una interfaz de red Ethernet 2x 100Gb más segura y de alta velocidad
• Permite que los socios y clientes de Intel personalicen sus soluciones con Intel Open FPGA Stack, una infraestructura de hardware y software escalable y accesible desde el origen
• Programarse utilizando ambientes de software existentes y comúnmente implementados, incluidos DPDK y SPDK, que se han optimizado en x86

La plataforma de desarrollo de aceleración Intel N6000, cuyo nombre código es Arrow Creek, es una SmartNIC diseñada para usarse con servidores basados en Xeon. Cuenta con:

• La Agilex FPGA de Intel, la FPGA líder en la industria en potencia, eficiencia y rendimiento para: Controlador Intel Ethernet de la serie 800 que brinda una aceleración de red 100 gigabits de alto rendimiento.
• Soporte para varias cargas de trabajo de infraestructura que permiten a los proveedores de servicios de comunicación (CoSP, por sus siglas en inglés) ofrecer cargas de trabajo aceleradas y flexibles como Juniper Contrail, OVS y SRv6, con base en el éxito del PAC-N3000 de Intel que ya se está implementando en algunos de los principales CoSP del mundo

Xe HPC y Ponte Vecchio

Ponte Vecchio, basado en la microarquitectura Xe HPC, ofrece operaciones de punto flotante por segundo (FLOP, por sus siglas en inglés) líderes en la industria y densidad de cómputo para acelerar las cargas de trabajo de IA, HPC y análisis avanzado. Intel reveló información de bloques de IP de la microarquitectura Xe HPC, incluidos 8 motores vectoriales y matriciales (conocidos como XMX – Xe Matrix eXtensions) por cada núcleo Xe; información de rebanadas y apilamiento; e información de mosaicos, incluidos los nodos de proceso para los mosaicos de cómputo, de base y de enlace Xe.  

En Architecture Day 2021, Intel mostró que el primer silicio Ponte Vecchio está demostrando un rendimiento de liderazgo, estableciendo un récord en la industria tanto en el rendimiento de inferencia como en el de entrenamiento en un popular benchmark de IA. El rendimiento del silicio A0 de proporciona un rendimiento de FP32 de más de 45 TFLOPS, más de 5 TBps de ancho de banda de la estructura de memoria y más de 2 TBps de ancho de banda de conectividad. Intel también compartió una demostración que muestra el rendimiento de inferencia de ResNet de más de 43,000 imágenes por segundo y de más de 3,400 imágenes por segundo con el entrenamiento de ResNet, ambos en camino de ofrecer el liderazgo en rendimiento.

Ponte Vecchio se compone de varios diseños complejos que se manifiestan en mosaicos que luego se ensamblan a través del mosaico de puente integrado de interconexión de múltiples matrices (EMIB, por sus siglas en inglés) que permite una conexión de baja potencia y alta velocidad entre mosaicos. Estos se juntan en un paquete Foveros que crea el apilamiento 3D de silicio activo para obtener potencia y densidad de interconexión. Una interconexión MDFI de alta velocidad permite escalar de 1 a 2 pilas.

El mosaico de cómputo es un paquete denso de núcleos Xe y es el elemento central de Ponte Vecchio.

• Un mosaico tiene 8 núcleos Xe con 4 MB de caché de nivel 1, nuestra clave para brindar computación eficiente en el consumo de energía
• Creado con base en la tecnología de proceso más avanzada de TSMC, N5
• Intel ha abierto el camino con la configuración de la infraestructura de diseño, y flujos de herramientas y la metodología para poder probar y verificar mosaicos para este nodo
• El mosaico tiene un bump pitch de 36 micrones extremadamente ajustado para apilamiento 3D con Foveros

El mosaico de base es el tejido conectivo de Ponte Vecchio. Es una matriz grande construida en Intel 7 y optimizada para la tecnología Foveros.

• El mosaico de base es donde todas las E/S complejas y los componentes de alto ancho de banda se unen con la infraestructura SOC: PCIe Gen5, memoria HBM2e, enlaces MDFI para conectar puentes de mosaico a mosaico y del EMIB
• La conexión 3D de ancho de banda súper alto y con alta interconexión 2D y baja latencia hace que esta sea una máquina de conectividad infinita
• El equipo de desarrollo de tecnología de Intel trabajó para cumplir con los requisitos de ancho de banda, tono de impacto e integridad de la señal

El mosaico de enlace Xe ofrece la conectividad entre GPU que admiten 8 enlaces por mosaico.

• Es un elemento esencial para la ampliación de HPC e IA
• Se enfoca en los SerDes más rápidos que son compatibles con Intel: hasta 90G
• Este mosaico se agregó para habilitar la solución de ampliación para la supercomputadora de exaescala Aurora

Ponte Vecchio está en funcionamiento, se encuentra en fase de validación y hemos comenzado a realizar un muestreo limitado a los clientes. Ponte Vecchio saldrá a la venta en 2022 para los mercados de HPC e IA.

oneAPI

La iniciativa de la industria oneAPI brinda una pila de software unificado, abierto y basado en estándares y de arquitectura y proveedor cruzados, lo que permite a los desarrolladores liberarse de los lenguajes y modelos de programación confidenciales. Ahora hay implementaciones de biblioteca de Data Parallel C++ (DPC++) y oneAPI para GPU NVIDIA, GPU AMD y CPU Arm. Los ISV, proveedores de sistemas operativos, usuarios finales y académicos están adoptando oneAPI ampliamente. Los líderes clave de la industria están ayudando a que evolucione la especificación para admitir arquitecturas y casos de uso adicionales. Intel también ofrece productos comerciales que incluyen el OneAPI Base Toolkit básico, que agrega compiladores, analizadores, depuradores y herramientas de migración más allá del lenguaje y las bibliotecas de especificaciones.

oneAPI ofrece compatibilidad entre arquitecturas y mejora la productividad e innovación de los desarrolladores, ya que:

• Se han instalado más de 200,000 kits de herramientas oneAPI de Intel
• Hay más de 300 aplicaciones implementadas en el mercado modelo de programación unificada de oneAPI
• Hay más de 80 aplicaciones de HPC e IA que funcionan en la microarquitectura Xe HPC con los kits de herramientas Intel oneAPI
• La especificación provisional de la versión 1.1 publicada en mayo agrega nuevas interfaces gráficas para cargas de trabajo de aprendizaje profundo y bibliotecas avanzadas de trazado de rayos, y se espera que esté finalizada para fin de año

Intel nunca deja de sorprendernos con grandes innovaciones en el mundo tecnológico, y esta vez no fue la excepción.